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msp430f5529时钟设置源码

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楼主
ID:348524 发表于 2018-7-9 23:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
msp430f5529最高支持25MHz时钟，借助官方数据手册和官方例程，本人自己调出了一个配置msp430f5529始终系统的程序，现奉上.c和.h文件，供大家参考，不对的地方请大家批评指正


单片机源程序如下:
  1. /*
  2. * System_Init.c
  3. *
  4. *  Created on: 2018年6月8日
  5. *      Author: Limerrence
  6. *      使用说明：调用DCO_Init()对始终系统进行初始化，
  7. *      设置XT的值可以选择晶振，默认选择XT1，以降低功耗，
  8. *      若对时钟频率要求较高可以选择XT2，修改DCO_Init()函数中的值可以选择不同的时钟频率
  9. */
  10. #include <System_Init.h>
  11. #define XT 1
  12. /*********************************************************************
  13. * 晶振选择，XT为1时选择XT1做时钟源，XT为2时选择XT2做时钟源
  14. * 若选XT1,则最终MCLK:24MHZ,SMCLK:12MHZ,ACLK:32768HZ
  15. * 若选XT2,则最终MCLK:24MHZ,SMCLK:12MHZ,ACLK:4MHZ
  16. *********************************************************************/
  17. void SetVcore (unsigned int level)
  18. {
  19.     PMMCTL0_H = PMMPW_H;
  20.     SVSMHCTL = SVSHE + SVSHRVL0 * level + SVMHE + SVSMHRRL0 * level;
  21.     SVSMLCTL = SVSLE + SVMLE + SVSMLRRL0 * level;
  22.     while ((PMMIFG & SVSMLDLYIFG) == 0);
  23.     PMMIFG &= ~(SVMLVLRIFG + SVMLIFG);
  24.     PMMCTL0_L = PMMCOREV0 * level;
  25.     if ((PMMIFG & SVMLIFG))
  26.         while ((PMMIFG & SVMLVLRIFG) == 0);
  27.     SVSMLCTL = SVSLE + SVSLRVL0 * level + SVMLE + SVSMLRRL0 * level;
  28.     PMMCTL0_H = 0x00;
  29. }
  30. #if (XT==1)
  31. void DCO_Init()
  32. {
  33.     P7SEL |= BIT7; //MCLK
  34.     P7DIR |= BIT7;
  35.     P5SEL |= BIT4|BIT5;
  36.     UCSCTL6 |= XCAP_3;
  37.     UCSCTL6 &= ~XT1OFF;             //打开XT1，否则XT1LFOFFG可能报错
  38.     SetVcore(1);
  39.     SetVcore(2);
  40.     SetVcore(3);                    //提高Vcore电压到最高级，以满足倍频需求该函数位于HAL_PMM.H中
  41.     __bis_SR_register(SCG0);        //该语法为固定格式，意为将括号内的变量置位，SCG0与系统工作模式有关，此时MCLK暂停工作
  42.     UCSCTL0 = 0;                    //先清零，FLL运行时，该寄存器系统会自动配置，不用管
  43.     UCSCTL1 = DCORSEL_6;
  44.     /**************************************************************************
  45.      * 以下是对倍频的设置
  46.      * //n=1,FLLREFCLK时钟源为XT2CLK;
  47.      * //DCOCLK=D*(N+1)*(FLLREFCLK/n)=2*(3)*4M=24M;
  48.      * //DCOCLKDIV=(N+1)*(FLLREFCLK/n)=12M;
  49.      **************************************************************************/
  50.     UCSCTL2 = FLLD_1 | 380;         //FLLD=1,FLLN=380,则频率为2*（380+1）*32.768=24.969MHZ
  51.     __bic_SR_register(SCG0);
  52.     __delay_cycles(782000);         //系统自带的精确延时，单位us
  53.     while (SFRIFG1 & OFIFG)
  54.     {
  55.         UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG);
  56.         SFRIFG1 &= ~OFIFG;
  57.     }
  58.      UCSCTL4 = UCSCTL4&(~(SELS_7|SELM_7))|SELS_4|SELM_3;
  59.                                      //最终MCLK:24MHZ,SMCLK:12MHZ,ACLK:32768HZ
  60. }
  61. #endif
  62. #if (XT==2)
  63. void DCO_Init()
  64. {
  65.     P7DIR |= BIT7;
  66.     P7SEL |= BIT7;                      //MCLK
  67.     P5SEL |= BIT2|BIT3;                 //打开XT2引脚
  68.     //UCSCTL6 |= XCAP_3;
  69.     UCSCTL6 &= XT1OFF;                  //关闭XT1
  70.     UCSCTL6 &= ~XT2OFF;                 //打开XT2
  71.     SetVcore(1);
  72.     SetVcore(2);
  73.     SetVcore(3);                        //提高Vcore电压到最高级，以满足倍频需求该函数位于HAL_PMM.H中
  74.     /*********************寄存器配置部分******************************/
  75.     __bis_SR_register(SCG0);            //该语法为固定格式，意为将括号内的变量置位，
  76.     //SCG0与系统工作模式有关，此时MCLK暂停工作
  77.     //UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4;
  78.     UCSCTL0 = 0;
  79.     UCSCTL1 = DCORSEL_6;                //DCO频率范围在28.2MHZ以下
  80.     UCSCTL2 = FLLD_1 + 2;               //D=2，N=2
  81.     UCSCTL3 = SELREF_6 + FLLREFDIV_0;   //n=1,FLLREFCLK时钟源为XT2CLK;
  82.                                         //DCOCLK=D*(N+1)*(FLLREFCLK/n)=2*(3)*4M=24M;
  83.                                         //DCOCLKDIV=(N+1)*(FLLREFCLK/n)=12M;
  84.     UCSCTL4 = SELA_5 + SELS_4 + SELM_3; //ACLK的时钟源为XT2,MCLK\SMCLK的时钟源为DCOCLK
  85.     UCSCTL5 = DIVA_0 + DIVS_0 + DIVM_0; //ACLK由DCOCLKDIV的32分频得到，SMCLK由DCOCLK的2分频得到
  86.                                         //最终MCLK:24MHZ,SMCLK:12MHZ,ACLK:4MHZ
  87.     __bic_SR_register(SCG0);            //Enable the FLL control loop
  88.     /**********************************************************************/
  89.     __delay_cycles(8192);
  90.     do
  91.     {
  92.         UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG); //Clear XT2,XT1,DCO fault flags
  93.         SFRIFG1 &= ~OFIFG;              //Clear fault flags
  94.     }while (SFRIFG1&OFIFG);
  95. }
  96. #endif
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沙发
ID:88090 发表于 2018-7-19 19:42 | 只看该作者
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板凳
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