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SDRAM，内存。做什么的？存储数据，写入1读出1，写入0读出0，保证数据访问的正确。
什么时候会导致数据访问错误？
1.判决错误。0误判为1或1误判为0.原因可能信号线内阻造成的压降引起的或是加性干扰或是阻抗不匹配引起的信号畸变。
2.时序错误。原因可能为不满足建立/保持时间，或采样点相位错误，不在有效的信号位置上。
对应方案有：使用点平面、多打孔、缩短走线距离、高压传输在终点用电阻分压出较低电压的信号等。
SDRAM为公共时钟同步，DDR是源同步。 【公共同步将同一时钟信号用时钟分配器分成两路，一路接发送器，一路接接收器。在时钟上升沿发送数据，在下一周期的上升沿采样接收。源同步是时钟和数据一起发送，时钟稍稍滞后发送。】
SDRAM只关心建立时间，不关心保持时间。
高速数字电路的两大问题反射和延迟。
反射造成SDRAM时钟线信号出现震铃，多次穿越门限造成误触发；数据线和时钟线的传输延迟不同，造成时钟上升沿采样不到多需要的数据；对应的解决方法为时钟线串联电阻做阻抗匹配以及布线时控制数据线和时钟线的长度差在一定范围内，并且还要考虑拓扑结构、最大布线长度的问题。拓扑结构尽量采用Y型分支结构，且分支点尽量靠近CPU。
2440使用64M字节的SDRAM扩展数据存储区，由两片K4S561632C组成工作在32位模式下，最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选线及其他控制信号需要进行线长匹配，由此提出以下布线要求：
1.SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则为避免与相邻信号线产生串扰，走线长度不超过1000mil,线宽10mil,内部间距5mil ,外部间距30mil,要求差分布线，精确匹配差分对走线，误差允许在20mil以内。
2.地址、片选及其他控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成菊花链拓扑，可有效控制高次谐波干扰，可比时钟线长，但不能短。
3.SDRAM数据线：线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
4.在重要的控制信号线上一般串联33的电阻，消除干扰。
内外层布线的特征：
1.表层布线：一侧是介质，一侧是空气，等效介电常数小于中间层，传输线延时较小，决定了表层走线可以有更快的信号传输速度，因此可以布信号速度很快的信号，如2.5G或3.25Ghz，尽量不要打孔，如果需要打孔则从TOP层打孔到BOTTOM层，不会存在过孔的stub效应，这是内层布线不具备的优势。但由于表层一侧是空气，存在电磁辐射效应，因此不能布时钟等辐射信号。
2.内层布线：内层布线可以利用参考平面实现屏蔽效果，能很好的控制阻抗，但是由于内层没有表层SMD器件焊盘，所有布线空间较大，特别是布总线更容易。但内层布线两侧都是介质，等效介电常数比表层更大，所以传输延时较大，且由于stub过孔效应的存在会加大传输线延时。另外也存在传输线阻抗不够连续的问题。总的来说，内层布线空间较大，尽管存在延时较大等不足，我们还是倾向把更多的线布在内层，至少1GHz以下不会有太大的影响。
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