FPGA学习-计数器设计与验证

/* 实验名称：计数器验证

 * 程序功能：每 500ms ，LED 状态亮或灭一次

 * 时钟计算：50MHz 的时钟频率，那么时钟周期就是 1/50Mhz = 0.02us == 20ns

 *                500ms = 500_000_000ns = 500_000_000ns/20ns = 25_000_000次

 *                也就是说在 50MHz 的时钟频率下，累加 25000000 次就等于 500ms 的时间

 */

module mytest(clk_50M, rst_n, led);

    input clk_50M;        // 系统时钟 50MHz

    input rst_n;            // 全局复位，低电平复位

    output reg led;       // led 指示灯输出

    // 25000_000 => 0x17D7840 => 4*6+1 = 25位

    reg[24:0] cnt;     // 定义计数器寄存器

    // 计数器程序块

    // always ：对某些信号变化感兴趣

    // posedge：  表示 clk_50m   上升沿时会进入该程序块

    // negedge：    表示 rst_n    下降沿时会进入该程序块

    always@(posedge clk_50M or negedge rst_n)

        if(1'b0 == rst_n)                    // 当 rst_n 引脚为低电平时表示复位

            cnt <= 25'd0;                    // 复位计数器的值

        else if(25'd24_999_999 == cnt)         // 由于 cnt 是从 0 开始计数，所以需要-1

            cnt <= 25'd0;                    // 避免溢出

        else

            cnt <= cnt + 1'b1;                // 计数器计数（累加）

    // led 输出程序块

    always@(posedge clk_50M or negedge rst_n)

        if(1'b0 == rst_n)                // rst_n 复位时，点亮 led 不做其他事情

            led <= 1'b1;

        else if(25'd24_999_999 == cnt)    // 当计数器达到 500ms 时则翻转一次 led 状态

            led <= ~led;

        else

            ;                // rst_n 不是复位，同时计数器未满，空语句，不做其他事情

endmodule 

/* 实验名称：计数器验证 */

 `timescale 1ns/1ns

`define clock_period 20 // 时钟周期 系统时钟是50M/s 时钟周期是1/50Mhz = 0.02us == 20ns

module mytest_tb;            // 由于是简单的仿真测试，所以可以不跟端口列表

    reg clk, rst_n;        // 激励信号源

    wire led;

    mytest counter0(.clk_50M(clk), .rst_n(rst_n), .led(led));

    initial clk = 1;// 激励输出 小梅哥说这里 clk = 1 仿真时有一定的好处，建议保持这个习惯

    // "`" 表示调用宏定义参数   10ns 高电平 10ns 低电平形成一个时钟周期

    always #(`clock_period/2) clk = ~clk;    // 产生时钟信号 20ns一个周期   

    initial begin

        rst_n = 1'b0;                // 复位

        #(`clock_period * 200);         // 延时200个时钟周期

        rst_n = 1'b1;

        #2000000000;                // 延时 2秒钟

        $stop;

    end

endmodule