verilog语法问题

ID:243193 · 发表于 2018-2-5 10:41

我问个问题，我用25M的系统时钟计时，每到1ms让一个寄存器变量ms_clk翻转一次，我能不能把这个ms_clk直接当时钟信号用

比如always @（posedge ms_clk）

这样使用后会不会对引入亚稳态，或有什么隐患

ID:123289 · 发表于 2018-2-5 18:22

放心用，除非你程序安排不合理。

ID:266943 · 发表于 2018-2-8 08:54

单路信号（一位寄存器存储的信号或外部输入单路信号）应该都可以用上升沿或下降沿触发

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