软件介绍：
Quartus II 是Altera公司的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
功能：
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：
可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；
芯片（电路）平面布局连线编辑；
LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；
功能强大的逻辑综合工具；
完备的电路功能仿真与时序逻辑仿真工具；
定时/时序分析与关键路径延时分析；
可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；
支持软件源文件的添加和创建，并将它们链接起来生成编程文件；
使用组合编译方式可一次完成整体设计流程；
自动定位编译错误；
高效的期间编程与验证工具；
可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；
能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
课程图：
第一步：建项目工程
第二部编写程序：
module sp(clk,led);
input clk;output[7:0]led;
reg[7:0]led;reg[3:0]state;
wire out;
clk_div x(clk,out);
always@(posedge out)
begin
state=state+4'b0001;
case(state)
4'b0000:led<=8'b1111_1110;
4'b0001:led<=8'b1111_1101;
4'b0010:led<=8'b1111_1011;
4'b0011:led<=8'b1111_0111;
4'b0110:led<=8'b1110_1111;
4'b0101:led<=8'b1101_1111;
4'b0110:led<=8'b1011_1111;
4'b0111:led<=8'b0111_1111;
4'b1000:led<=8'b1111_1111;
4'b1001:led<=8'b0111_1111;
4'b1010:led<=8'b1011_1111;
4'b1011:led<=8'b1101_1111;
4'b1100:led<=8'b1110_1111;
4'b1101:led<=8'b1111_0111;
4'b1110:led<=8'b1111_1011;
4'b1111:led<=8'b1111_1101;
default:led<=8'b0000_0000;
endcase
end
endmodule
module clk_div(clk_in,clk_out);
input clk_in;output clk_out;
reg clk_out;reg[31:0]counter;
parameter cnt=50_000_000;
always@(posedge clk_in)
begin
counter<=counter+32'b1;
if(counter==cnt/2-1)
begin
clk_out<=!clk_out;
counter<=0;
end
end
Endmodule
第三布:对其引脚等进行修改
心得体会：
虽然只进行了几周的时间，但是所得的收获挺大，不仅仅对嵌入式系统有了一个较大的理解，而且对于quaters软件有了一定编写能力。虽然现在只能对于一些简单的问题进行解决，但是可以靠自己能够对其进行编写也是一种收获，不仅对自己的学习能力有了提升，而且对于一些简单的电路有了一些更加深刻的理解。
虽然金老师的=课程已经结束，但是对于自己的提升并没有结束，在后面其他老师的教学中一定会更加努力，对自己的能力得到更加有力的提升，加油！
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