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用VHDL语言编写CPL程序，编译时出现下述错误，请高手指导一下，该如何修改，不胜感激

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楼主
ID:225731 发表于 2017-11-26 11:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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沙发
ID:1122292 发表于 2024-6-1 09:08 | 只看该作者
源码文件名和所命名的工程顶层名不一致哦
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