全志H3硬件设计（资料下载）

ID:288574 · 发表于 2018-3-7 10:39

QUNZHI h3硬件设计

1. CPU & Beside CPU

(1)VRP、VRA1、VRA2 网络上的到地电阻、电容值不能修改。
(2) GPIO 分配请按照标案图分配，切勿随意调整，新增功能请与相关人员沟通。
(3) 高频晶振的网络X24MO 上串接电阻必须保留。
(4) CPU package 与datasheet必须保持一致。
(5) Bypass Cap 必须放置在相应pin脚的正下方。
(6) 优先走晶振，晶振电路接近IC，与主控晶振出线PIN 的距离<300mil。
(7) 主控中间接地焊盘建议用“井”字连接，以减小过孔的阻抗。