此设计是应用至芯科技开发板为硬件
Verilog源程序如下:
- //将50HZ分频为1KHZ
- module freq(clk,rst_n,clk_1khz);
- input clk;
- input rst_n;//复位 低电平有效
- output reg clk_1khz;
- reg [14:0] cnt;//计数器（计数到2500，0,5ms）
-
- parameter cnt_num = 50_000_000 / 1000 /2 - 1 ;//0.5ms
-
- always @ (posedge clk or negedge rst_n) //异步复位
- begin
- if(!rst_n) //复位
- begin
- cnt <= 15'd0;//15代表位宽 '是形式，d代表十进制，0代表十进制的数值
- clk_1khz <= 1'b0;//赋初值
- end
- else
- begin
- if(cnt < cnt_num)//计数没有到0.5
- begin
- cnt <= cnt + 1'd1;//计数器自动加一
- end
- else //计数到0.5
- begin
- cnt <= 15'd0; //计数器清0
- clk_1khz <= ~clk_1khz;//0.5ms高电平 0.5ms低电平
- end
- end
- end
- endmodule
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