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ADC0808的CLOCK引脚接AT89C51的P3.7口,是怎么让ADC0808产生时钟的啊?

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ID:342768 发表于 2018-6-1 12:41 | 显示全部楼层 |阅读模式
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ID:111634 发表于 2018-6-1 22:40 | 显示全部楼层
本帖最后由 zl2168 于 2018-6-1 22:43 编辑

用P3.7控制产生0808CLK,是虚拟CLK。
所谓虚拟CLK,是用某一通用I/O端线,模拟CLK输出脉冲信号。
实例84  ADC0808并行A-D(虚拟CLK
实例84 ADC0808A-D(虚拟CLK).rar (35.75 KB, 下载次数: 107)
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ID:111634 发表于 2018-6-1 22:46 | 显示全部楼层
本帖最后由 zl2168 于 2018-6-1 22:47 编辑

80C51 ALE信号固定为CPU时钟频率的1/6,若fOSC=6MHz,则1/6为1MHz,正好用于0809 CLK(此时A-D转换时间为64s)。因此,80C51 ALE信号除用于74LS373锁存低8位地址外,还与0809 CLK端连接,用于0809 A-D转换的时钟信号。但若fOSC=12MHz,则1/6为2MHz,超出0809最高工作频率,就需要用分频器分频了。
实例81  ADC0808中断方式A-D(ALE输出CLK
实例81 ADC0808A-D( ALE输出CLK,中断方式).rar (54.32 KB, 下载次数: 59)
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ID:174087 发表于 2018-6-1 22:51 | 显示全部楼层
简单来说,就是通过单片机对某引脚顺序输出高电平低电平来模拟时钟信号,这种方法有时用来进行模拟通信,例如IIC/SPI等等
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