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fpga SPI接口源代码

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楼主
ID:581831 发表于 2020-10-24 10:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA与SPI接口程序(hdl源代码)
  1. `timescale 1ns/1ps

  3. module spi(clk,reset,mosi,sclk,csb);

  5. input                         clk;
  6. input                         reset;
  7. //input                         enable;
  8. output                         mosi;
  9. output                         sclk;
  10. output                         csb;

  12. reg sclk_reg;
  13. reg csb;
  14. reg [7:0] counter;
  15. reg [4:0] mosi_index;

  17. wire clk_s;

  19. parameter enable = 1'b1;
  20. parameter spi_data = 16'h8000;

  22. // Instantiate the module
  23. clk_gen instance_name (
  24.     .clk(clk),
  25.     .reset(reset),
  26.     .clk_o(clk_s)
  27.     );

  29. //generate fl counter
  30. always@ (posedge clk_s or negedge reset)
  31. begin  
  32. if(!reset)
  33.         counter <= 8'b0;
  34. else if(enable)
  35. begin  
  36.         if(counter< 8'h35)
  37.         counter <= counter + 1;
  38. end
  39. end

  41. //generate signal csb
  42. always@ (posedge clk_s or negedge reset)
  43. begin
  44.         if(!reset)
  45.                 csb <= 1'b1;
  46.         else if(counter>= 8'b1 && counter<= 8'h32)
  47.                 csb <= 1'b0;
  48.         else
  49.                 csb <= 1'b1;
  50. end

  52. //Generate sclk
  53. always@ (posedge clk_s)
  54. begin
  55. case(counter)
  56.      8'h02: sclk_reg <= 1'b1;
  57.      8'h05: sclk_reg <= 1'b1;
  58.      8'h08: sclk_reg <= 1'b1;
  59.      8'h0b: sclk_reg <= 1'b1;
  60.      8'h0e: sclk_reg <= 1'b1;
  61.      8'h11: sclk_reg <= 1'b1;
  62.      8'h14: sclk_reg <= 1'b1;
  63.      8'h17: sclk_reg <= 1'b1;
  64.      8'h1a: sclk_reg <= 1'b1;
  65.      8'h1d: sclk_reg <= 1'b1;
  66.      8'h20: sclk_reg <= 1'b1;
  67.      8'h23: sclk_reg <= 1'b1;
  68.      8'h26: sclk_reg <= 1'b1;
  69.      8'h29: sclk_reg <= 1'b1;
  70.      8'h2c: sclk_reg <= 1'b1;
  71.      8'h2f: sclk_reg <= 1'b1;
  72.      default: sclk_reg <= 1'b0;
  73. endcase

  75. end

  77. always@ (counter or csb)
  78. begin
  79.         if(csb == 0)
  80.         case(counter)
  81.              8'h00,
  82.              8'h01,
  83.              8'h02,
  84.              8'h03: mosi_index = 5'h0F;
  85.              8'h04,               
  86.              8'h05,                    
  87.              8'h06: mosi_index = 5'h0E;
  88.              8'h07,               
  89.              8'h08,               
  90.              8'h09: mosi_index = 5'h0D;
  91.              8'h0A,               
  92.              8'h0B,               
  93.              8'h0C: mosi_index = 5'h0C;
  94.              8'h0D,               
  95.              8'h0E,               
  96.              8'h0F: mosi_index = 5'h0B;
  97.              8'h10,               
  98.              8'h11,               
  99.              8'h12: mosi_index = 5'h0A;
  100.              8'h13,              
  101.              8'h14,               
  102.              8'h15: mosi_index = 5'h09;
  103.              8'h16,               
  104.              8'h17,               
  105.              8'h18: mosi_index = 5'h08;
  106.              8'h19,               
  107.              8'h1A,               
  108.              8'h1B: mosi_index = 5'h07;
  109.              8'h1C,
  110.              8'h1D,
  111.              8'h1E: mosi_index = 5'h06;
  112.              8'h1F,
  113.              8'h20,
  114.              8'h21: mosi_index = 5'h05 ;
  115.              8'h22,
  116.              8'h23,
  117.              8'h24: mosi_index = 5'h04;
  118.              8'h25,
  119.              8'h26,
  120.              8'h27: mosi_index = 5'h03 ;
  121.              8'h28,
  122.              8'h29,
  123.              8'h2A: mosi_index = 5'h02 ;
  124.              8'h2B,
  125.              8'h2C,
  126.              8'h2D: mosi_index = 5'h01;
  127.              8'h2E,
  128.              8'h2F,
  129.              8'h30: mosi_index = 5'h00;
  130.            default: mosi_index = 5'h00;
  131.        endcase
  132.        else  mosi_index = 8'h00;
  133. end
  134. assign sclk = sclk_reg;
  135. assign mosi = spi_data[mosi_index];
  136. endmodule
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FPGA
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