这篇主要介绍lattice FPGA的硬件设计，选用的器件是ECP3-35EA-8FN484，可以兼容ECP3-70EA-8FN484芯片。
1、器件内部资源介绍：逻辑资源查找表LUTs：33K；
内嵌存储块数SysMemBlock(18kbits)：72；
内嵌RAM容量EBR(kbits)：1327；
分布式RAM容量Distributed RAM Bits(kbits)：68；
等效乘法器数量18*18 multiplers：64；
3.2G高速收发器serdes（Quad）：1；
锁相环PLLS+DLLS：4+2；
封装及可用IO：484-ball fbGBA(23mm*23mm)，4\295；
2、Bank分布：共有,9个bank，bank0至bank8，其中serdes quad占用bank4与bank5，bank8主要用来作为芯片的配置管脚或一些专用引脚，只有少部分作为可用io；因此用户可用IO主要是bank0、bank1、bank2、bank3、bank6、bank7。下图为ECP3-35EA的bank分布示意图：
3、引脚命名方式参考LatticeECP3 Family Handbook文档编号为HB1009的124至126页，文档可在lattice的官网上下载： http://www.latticesemi.com/en/Products/FPGAandCPLD/LatticeECP3.aspx；
4、专用引脚、特殊引脚、电源引脚、DDR引脚分布及介绍：
（1）、PLL/DLL时钟专用输入引脚： XXXX_GPLLT_FB_A,XXXX_GPLLT_FB_B,XXXX_GPLLT_IN_A,XXXX_GPLLT_IN_B为一组PLL的输入，XXXX_GPLLT_IN_A与XXXX_GPLLT_IN_B 为时钟输入，是一对差分对，XXXX_GPLLT_FB_A与XXXX_GPLLT_FB_B是时钟反馈输入，也是差分对，一般不使用。这4个引脚只能当输入引脚，当单端使用时，只有XXXX_GPLLT_IN_A是专用布线，直接连接到PLL，从另外3个输入，只能当普通输入脚，内部走的是普通的布线。PCLK同样的已差分对出现，当单端输入时，只有正端是布线到内部专用时钟网络，负端只能当普通I/O。
（2）、 SYS I/O的标准支持：支持单端和差分标准；
1、单端标准（1.2/1.5/1.8/2.5/3.3V）的内部比例电平标准包括：LVCOMS、LVTTL、PCI等， 外部参考电平标准：HSTL、SSTL等；
2、差分标准：LVDS、RSDS、BLVDS、LVPECL、差分SSTL及差分HSTL等；
主要说明下差分IO规则：所有bank都支持LVDS输入缓冲器，但是只有左侧和右侧的bank（bank2、3、6、7）可支持真差分输出缓冲器，上侧和下侧的bank可支持LVDS输入缓冲器，但不支持真LVDS输出，可在这些bank使用仿真LVDS输出缓冲器。所有bank都支持使用外部电阻组合和互补LVCOMS驱动器支持仿真差分缓冲器。差分对是在原理图上标有*的引脚。
（3）、电源引脚： 1、VCCIO（1.2/1.5/1.8/2.5/3.3V）：共有6组VCCIO电源，每个bank都有一个独立的VCCIO；
2、VCCAUX（3.3v）：辅助电源，一般接3.3v；
3、VCCJ（1.2/1.5/1.8/2.5/3.3V） ：独立于bank的VCCIO电源，用于JTAG引脚的电气特性；
4、VCC(1.2V)：内核电源，接1.2V；
5、VCCA（1.2V）：缓冲电源，接1.2V，主要用于serdes的TX及RX,PLL和参考时钟ref_clk等；
6、VCCPLL（3.3V）：锁相环电源，接3.3V；
7、Vref：参考电源，主要用于DDR接口；
8、VTT：终端匹配电压，一般不接，直接悬空，（主要是用于DDR）；
（4）、其他引脚：1、SPIFASTN引脚： 不要悬空，接固定电平即可 ；
2、注意Serdes的参考时钟，ECP3是差分电平是CML1.2，建议串0.1uf电容做AC耦合；
3、复位引脚：可以选用任意普通IO作为 复位引脚，都可以用作全局复位；
这篇文章先讲到这里，有不足之处恳请各位高手指正，谢谢！
下篇会独立讲解DDR接口的应用，到时会把相关原理图贴出来，仅供参考。
lattice FPGA调试之路— 硬件设计1
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